极化码是一种能够被严格证明在二进制离散无记忆信道下可以达到香农限的一类信道编码方案,近年来引起国内外专家的广泛关注,已成为第五代通信标准之一。但极化码编码结构导致译码算法具有串行特性,如串行抵消(Successive Cancellation,SC)译码算法需要遍历一棵由位置信息构造的满二叉树。为提高译码算法并行度,本文围绕译码算法吞吐率和译码延迟等性能进行研究,并对译码器架构进行设计,主要工作如下:1)针对快速简化串行抵消列表(List Fast Simplied SC,List-Fast-SSC)译码算法中不同类型叶子节点扩展的路径规律进行深入分析,设计一种简化排序网络架构。该架构首先利用预排序网络构造M*L有序候选路径矩阵,然后利用所提出的无损删减算法对部分不在L条最可靠路径中的候选路径进行删减。最终,设计一种结合双调排序(General Bitonic Sorter)和奇偶排序(Odd-Even Sorter,OES)各自优点的兼容排序网络。数据显示,对于L=32,M=8,所提算法可删除66.7%的候选路径,并且整体架构比OES排序网络节省52.3%的比较单元和25%的比较级数。2)在快速简化串行抵消列表译码算法基础上设计一种并行快速简化串行抵消列表(List Fast Simplied SC,List-Fast-SSC)译码算法,将原来的单棵二叉树拆分为二,分别记为左、右树,实现两棵树并行译码,并行后单棵树节点数量减少40%。本文重点对二叉树并行后的叶子节点译码方法进行研究,在排序网络复杂度及译码延迟两方面考虑,设计合适的扩展路径方法。仿真表明所提算法较List-Fast-SSC译码算法在L=32,误码率为10-5时增益0.1dB。3)对并行快速简化串行抵消(Fast Simplied SC,Fast-SSC)译码算法的硬件架构进行设计,分析不同量化方案对译码性能及资源消耗造成的影响,针对深度流水线的特点,设计存储方案及控制方案。最终设计一种基于两条流水线并行的译码架构,该架构具有高吞吐率、低译码延迟等特点。采用Altera公司Stratix V系列5SGXEA7N2F45C2器件,使用Quartus Ⅱ 15.0对译码器综合测试,数据表明工作频率为285MHz时,吞吐率可达291.84Gbps。