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随着生产工艺的进步和芯片复杂度的增加，SoC芯片的测试问题显得越来越重要，传统的测试方法已不能满足现在的设计要求。文章介绍了基于130nm工艺的Garfield芯片可测性设计，包括边界扫描测试、存储器内建自测试、全速扫描测试和参数测试；分析了全速测试时钟的生成和测试压缩电路的实现。实验结果表明，该方案的故障覆盖率和压缩效率最高可达到97．39％和30％，符合工程应用要求。