混合语言的EDA前端设计

来源 :半导体技术 | 被引量 : 0次 | 上传用户：liongliong461

【摘要】

：

根据VHDL和Verilog HDL两种硬件描述语言的特点,以一个4位加法器为例,介绍了利用Modelsim和Synplify两种EDA工具,同时使用VHDL和Verilog HDL两种语言进行混合EDA前端设计的整

【作者】

：

滕焕勇郑学仁

【机构】

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华南理工大学应用物理系

【出处】

：

半导体技术

【发表日期】

：

2003年1期

【关键词】

：

电子设计自动化 VHDL VERILOG 混合语言集成电路 EDA VHDL Verilog mix-HDL

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根据VHDL和Verilog HDL两种硬件描述语言的特点,以一个4位加法器为例,介绍了利用Modelsim和Synplify两种EDA工具,同时使用VHDL和Verilog HDL两种语言进行混合EDA前端设计的整个流程.设计时,要特别注意设计过程中不同语言模块之间的调用方式以及仿真时的编译顺序.

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