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提出了一种基于真值表变量分离技术的数字电路进化设计方法.该方法旨在减少待进化系统的输入输出位数,将较难实现的整体进化系统分解成几个容易实现的进化子系统,从而实现较大规模数字电路的进化设计.同时结合多目标遗传算法,优化电路结构.并以加法器和乘法器为设计实例,结果证明了该方法能有效进化出较大规模的数字电路,得到的进化电路资源更少,时延更短.