一种状态优化的I^2C总线主控制器的FPGA设计

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【摘要】

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I2C总线是一种简单的双向二线制串行通信总线。在此对传统的I2C总线控制器进行改进,对I2C总线读写状态进行了优化,该方法采用移位寄存器计数来控制状态转移,利用移位寄存器结

【作者】

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陈科唐宁雷求胜邓玉清

【机构】

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桂林电子科技大学信息与通信学院

【出处】

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电子器件

【发表日期】

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2010年6期

【关键词】

：

FPGA I~2C总线 VERILOG HDL 状态优化 FPGA I^2C bus Verilog HDL state optimized

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I2C总线是一种简单的双向二线制串行通信总线。在此对传统的I2C总线控制器进行改进,对I2C总线读写状态进行了优化,该方法采用移位寄存器计数来控制状态转移,利用移位寄存器结构灵活的特点达到简化状态,优化状态机性能的目的。最后采用VerilogHDL语言的行为描述,并给出系统仿真波形,仿真结果表明,设计芯片的功耗大约降低10%,面积减少25%。所设计的总线接口良好,符合I2C通信标准,实现了I2C的总线的数据通信。

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