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基于串行／解串器技术的核电子学时钟同步系统的抖动会逐级累积，为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽，可以将时钟抖动降低到9ps左右。建立了附加抖动模型以估计时钟分发的最大级数。测试表明，时钟抖动消除电路能够保证全局时钟顺利分发下去，可以在实际工程设计中借鉴使用。
基于时钟消抖电路的高精度全局时钟同步设计
【摘 要】
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基于串行／解串器技术的核电子学时钟同步系统的抖动会逐级累积，为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽，可以将时钟抖动降低到9ps左右。建立了
【机 构】
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中国科学技术大学核探测与核电子学国家重点实验室,中国科学技术大学近代物理系
【出 处】
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核电子学与探测技术
【发表日期】
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2016年6期
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