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随着现代社会各领域对高速、高精度模拟数字转换器的需求越来越紧迫,设计一款高精度和高速度的ADC显得越来越重要。而因为国内的工艺基础平台不够完善和电路设计能力的积累较少,在高速、高精度模拟数字转换器的设计和产品实现中还存在很多难点,导致国内自主的高速高精度ADC的产品几乎仍处于一片空白。本论文基于均衡化校正算法设计了12位1GS/s的低功耗Pipeline ADC。论文首先对均衡化校正算法建模,分析了均衡化算法的校正原理和实现方式,并对均衡化算法中的一些非理想因素进行建模分析。从而确定了基于均衡化算法的12位Pipeline ADC的分段结构,为2.5+2.5+2.5+6的结构。前三级为2.5位的MDAC,最后一级为6位的FLASH ADC。然后,对确定架构的Pipeline ADC的各个模块进行建模分析,并完成主要电路模块设计和仿真。在基于均衡化算法的12位1GS/s的低功耗Pipeline ADC的设计研究和分析后,采样保持电路采用了闭环的运放结构。MDAC也是采用闭环运放的结构,并在其中增加了栅压自举开关以提高12位1GS/s的低功耗Pipeline ADC的线性度。同时还用Verilog A代码编写了基于均衡化校正算法的12位Pipeline ADC的一些辅助功能模块的编写。考虑到实际MDAC中的各种非理想因素会使得运放的输出端出现固定的差分失调,并且MDAC的不同分段区间的k值和常数项都不一样。因此均衡化的校正算法在Pipeline ADC的实际电路应用中要进行验证和改进。相应的均衡化算法会有对应的修改,比原来理想代码验证的算法要稍微复杂些,但主要的核心原理和算法没有太大改变。用MATLAB代码完成了均衡化算法的数字电路的模拟,验证了基于均衡化算法的12位1GS/s的实际Pipeline ADC的验证和研究。最后基于CMOS 40nm的工艺下,Pipelline ADC的实际电路的均衡化校正算法的验证结果表明,该均衡化算法能实现单通道12位1GS/s的低功耗的Pipeline ADC的设计。在采样频率为1GS/s的超高频率下,输入信号的频率为165.7MHz,Pipeline ADC的无杂散动态范围(SFDR)为78.4dB,信号噪声失真比(SNDR)为64.9 dB,有效位数为10.5位。电源电压为2.5V,功耗为350mW。