随着物联网的飞速发展,对于物联网应用的SoC系统芯片的需求越来越多。而这些需求中数据的处理量越来越大,对数据存储量、读写速度的要求也越来越高。目前常用的数据通信方式是使用SPI（Serial Peripheral interface）总线进行传输,但传输数据吞吐量有限,一个时钟周期只能传输1位,在目前大容量数据处理系统中显得捉襟见肘。Motorola公司在SPI协议的基础上增加了队列传输机制,从而推出队列外围接口即QSPI（Quad SPI）协议。使用该接口,在一个时钟周期可以读写4位数据,数据吞吐量是普通SPI的4倍。因此QSPI通信协议对于处理大容量、大吞吐量数据具有一定的研究和使用价值。本文主要开展了基于QSPI总线的通信系统设计、仿真验证以及FPGA实现工作。首先在深入研究QSPI通信相关理论、AHB总线传输方式以及对ZYNQ FPGA开发技巧的基础上,采用自顶向下的设计方式,提出了一种基于QSPI总线主从一体的通信系统设计方案。该设计方案可满足多种应用场景需求,其中主设备实现了间接写入与读取、状态轮询与内存映射通信模式,同时为提高数据传输效率,还实现了指令单次与DDR数据传输模式;从设备支持单次读写与顺序突发读写通信模式。为了便于分析设计,在整体设计方案基础上通过对各个功能子模块进行详细分析研究,提出了各个子模块的具体设计方案,并采用verilog HDL硬件描述语言完成了各个功能模块的代码设计。其次,在完成通信系统设计的基础上,搭建testbench测试平台,利用VCS仿真工具对各个功能模式进行了仿真验证。最后,将整个通信系统在Vivado平台上以时钟频率约束条件为200MHz进行逻辑综合,并在ZYNQ-7020 FPGA器件上进行了板级实现和主从互通通信验证,在板级验证过程中使用逻辑分析仪抓取关键信号同时配合终端调试工具对验证结果进行了分析。仿真结果与板级实现均表明,本文设计的QSPI主从通信系统能够正确实现其功能。对于主设备的间接写入与读取、状态轮询、内存映射三种功能模式以及加快数据通信的指令单次模式和DDR双沿采样模式两种数据传输模式;从设备的单次读写与突发读写均进行了仿真验证,经验证命令序列与数据传输均正确。综上,本文设计满足预期功能需求,达到设计目标。