集成电路工艺的进步和电路规模扩大带来的测试挑战,要求越来越多的芯片包含内建自测试(BIST)电路。但由于自测试的测试向量之间相关性非常低、为缩短测试时间而采取的并行测试策略会破坏电路的低功耗结构和功耗管理方案,导致了测试模式下芯片的功耗远大于功能模式下的功耗,过高的测试功耗将引起芯片可靠性和成品率下降、封装成本增加和系统待机时间缩短。本论文着重于低功耗内建自测试设计研究,包括功耗约束下的BIST高层测试综合方法和门级低功耗BIST设计方法。BIST测试综合是指在电路行为级描述映射到RTL级描述过程中,实现电路中数据通路的结构设计和自测试电路设计,本文将测试功耗引入测试综合并充分利用功能寄存器实现功耗约束下的自测试设计。为达到上述目的,本文结合抽样模拟和曲面拟合的方法建立模块的随机响应模型,度量电路内部寄存器的可测性;通过故障模拟得出模块端口处的可测性约束,以此确定测试综合中可利用的测试资源。功耗约束的测试综合把测试资源和待测模块之间的关系用二进制变量表示,从测试路径的角度对测试功耗进行建模,以模块输入输出端口处的可测性测度为目标函数,采用整数线性规划搜索满足功能约束和测试约束的电路结构。实验结果表明,电路中任一模块的自测试都不会违反测试功耗约束,与其它测试综合方法相比,其测试面积开销更少。门级低功耗BIST设计从测试结构和测试向量两方面入手,提出了基于部分扫描的低功耗测试结构和面向功耗优化的测试激励生成方法。基于部分扫描的低功耗测试采取“Test-per-Scan”测试结构,通过结合部分扫描和“pipeline”测试方式,在保证故障覆盖率的条件下能大幅降低测试功耗,同时减少了测试面积开销,适用于时序逻辑的低功耗BIST设计。面向功耗优化的测试激励生成方法首先通过模拟退火算法把伪随机测试矢量集中分为“有效”测试矢量段和“无效”测试矢量段,然后根据段的首尾矢量设计“跳转”逻辑跳过测试激励中的无效测试向量以降低测试功耗,适用于组合逻辑的低功耗BIST设计。由于扫描测试在工业界的广泛应用,本文还给出低功耗扫描可测性设计作为基于部分扫描的低功耗BIST方法的补充。本文通过上述问题的研究,在设计流程的不同阶段解决自测试设计的测试功耗问题:在高层综合阶段,引入功耗约束和模块随机响应模型,自动生成低测试功耗、低面积开销的RTL电路结构;在逻辑综合阶段,针对测试功耗分别优化了电路结构和测试向量生成电路,以微小的故障覆盖率和面积开销为代价,最大程度降低测试功耗。最后,对整篇论文的研究进行了总结,并指出本课题中还有待于进一步研究的问题。