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脉冲压缩雷达是对发射信号的回波进行相关处理,具有较强的抗干扰能力,有效地解决了雷达作用距离和距离分辨力之间的矛盾,是实现雷达高分辨力的主要方法。选用DSP器件通过软件编程的方式实现脉冲压缩算法不仅速度慢,而且延时大效率也不高。采用硬件实现脉冲压缩能减少脉冲压缩系统的功耗并提高提高其处理能力。本文基于FPGA器件,采用VHDL和Verilog HDL硬件描述语言,以频域的方式实现线性调频信号的数字脉冲压缩处理,包括系统架构设计、方案改进、论证及仿真、算法实现以及测试。本文首先概述了雷达数字脉冲压缩系统的主要研究内容、关键技术及其发展趋势,介绍了数字脉冲压缩系统设计与实现的要求,以及线性调频脉冲信号和相位编码信号的基本原理及其数字脉冲压缩技术的实现方法,并将两者实现脉冲压缩的性能进行比较,选用线性调频信号实现脉冲压缩,以及通过旁瓣抑制的方法提高了雷达目标识别的能力,并基于MATLAB进行仿真验证;随后根据数字系统结构化设计的思想对脉冲压缩系统进行功能模块的划分,采用标准浮点格式的数据作为系统的输入,通过调用FFT IP CORE实现脉冲压缩,并按模块对脉冲压缩设计的各部分的原理及实现方法进行详细的介绍,对主要模块进行仿真;再者是总结数字脉冲压缩的实现途径,对脉冲压缩系统进行改进,采用分时复用蝶型结构的设计思想改进数字脉冲压缩,采用时域抽取的FFT算法实现脉冲压缩处理,采用自定义浮点格式、流水线结构、乒乓存储以及改进的基2蝶型运算单元,每一级运算处理单元也采用流水结构,混序结构采用级联计数器生成有规律的地址,该设计有效地提高了数据的动态范围和处理精度;最后通过MATLAB与QuartusII联合方针的方法对系统的功能进行测试,并将两种脉冲压缩方法的资源占用和性能进行比较,说明设计的正确性。本文讨论的数字脉冲压缩系统具有动态范围大、处理精度高的优点,为高性能的现代雷达信号处理系统提供了设计参考。