时序收敛相关论文
阐述后摩尔时代电子设计自动化EDA技术的发展趋势，国产EDA的发展现状，包括时序收敛、讯号完整性、可制造性设计、低功率的设计，从而满......
随着芯片集成度越来越高,工艺尺寸越来越小,芯片后端的设计难度正在不断增大。对于后端设计者来说,设计出一款高性能的芯片已经成......
学位
静态时序分析是目前通用的芯片时序验证的重要方法，其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则，好的时序约束可......
在超大规模芯片设计中,时序收敛是保证设计能够在各种环境下正常运行的必要条件。所以在集成电路后端设计中,需要在各个设计阶段多......
阐述一种适用于高性能DSP的后端设计与实现技术，基于高性能DSP的特定结构与关键路径，有针对性地完成后端设计与实现。基于28nm工艺，可......
电路综合是超大规模集成电路芯片设计中承前启后的一个重要环节,综合的策略从方方面面影响着综合网表的质量。近十年来,随着工艺进......
近年来,随着集成电路工艺特征尺寸逐步演进到深纳米水平,市场也对消费类电子的功耗、性能与产品设计周期提出了更高与更加苛刻的要......
随着半导体产业与生产技术的成熟发展,及逻辑单元工艺尺寸的不断减小,数字逻辑状态维持的临界电压不断下降,由各种辐射因素带来的......
随着集成电路技术和应用的发展,能效优化成了集成电路设计所要解决的重要挑战。动态电压频率调整技术(Dynamic Voltage/Frequency ......
随着数字集成电路的集成度越来越高,工艺节点越来越小,芯片设计的规模越来越庞大。保证大规模芯片在物理设计完成后的时序收敛成为......
深亚微米工艺使得裸片(die)面积减小、芯片频率提高和成本降低，但是与此同时芯片的复杂度成指数增加，在芯片设计过程中复用多个高性......
当前CMOS数字芯片设计流程缺少对电路电磁抗扰性的检验.大幅电磁干扰会导致数字电路出现电路失效,但电路失效的原因以及电路失效与......
随着数码技术、半导体制造技术以及网络的迅速发展,将视讯、影音、通讯集合于一身的数码产品倍受热捧,其发展速度可以用日新月异来......
针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成......
期刊
为提高带宽,很多类型的Memory都采用了Double Data Rate(DDR)interface,它对在内存控制器(memory controller)设计过程中的时序收......
主达成了4种功能模式、3个PVT角点下芯片物理实现的完全时序收敛.目前,该芯片已通过0.18 μm/6Metal CMOS技术完成投片,拥有约2000......
2011年SoC复杂性在持续快速地攀升:尖端设计正采用40纳米技术,少数公司已进行了28纳米设计投片,20纳米准备工作已经完成,10亿门SoC......
在低于40纳米的超深亚微米VLSI设计中,时钟树网络在电路时序收敛、功耗、PVT变异客差和串扰噪声规避方面所起的作用要更重要得多.......
65纳米设计时序收敛问题介绍rn时序收敛一直是当代ASIC设计物理实现的主要问题,特别是对于那些用于通信产品中的ASIC来说更是如此.......
